《表1 工艺试验条件：短沟MOS器件GIDL漏电的改善》

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《短沟MOS器件GIDL漏电的改善》

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本文基于0.13μm 1.2 V/3.3 V逻辑工艺平台，研究对象是1.2 V NMOS器件，多晶栅长0.13μm，栅宽10μm，栅氧厚度1.6 nm，主要工艺流程见图2；对工艺过程中的Halo注入、LDD注入、源漏RTA退火进行分片试验，分片条件见表1；试验后通过Vg-Id曲线、饱和电流以及漏电流的测试来评估不同工艺对GIDL效应的影响。GIDL主要由栅覆盖漏区表面发生耗尽时的能带弯曲程度决定，短沟器件中沟道横向电场和栅漏电势差导致沟道区上方界面态的两级隧穿，B-B隧穿机制决定的GIDL电流表示见式（1）和（2）: