《表3 基于TDC的ADPLL性能对比Tab.3 Comparison of ADPLL performance based on TDC》

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《一种结合高分辨率TDC的快速全数字锁相环设计》


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表3列出了本设计电路与部分已发表文献中的基于TDC的ADPLL性能对比.与文献[8]、[10]、[11]相比，TDC的量化精度分别提高了1.56、1.25、1.2倍；与文献[8]、[9]相比，ADPLL的锁定速度分别提高了2.5、2.1倍；由此可见，此全数字锁相环在综合性能方面具有明显的提升.

图表编号XD0024771900    严禁用于非法目的
绘制时间2018.11.30
作者侯强、揭灿、姚亚峰、钟梁
绘制单位中国地质大学(武汉)机械与电子信息学院、中国地质大学(武汉)机械与电子信息学院、中国地质大学(武汉)机械与电子信息学院、中国地质大学(武汉)机械与电子信息学院
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