《表4 与其他的FPGA工作比较》

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《基于Zynq7000 FPGA异构平台的YOLOv2加速器设计与实现》

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当前的工作在性能上也超过之前的工作，如表4所示。文献[22]设计了一个7×7的行缓冲，能够适应3×3和7×7的卷积核。由于分别设计卷积模块和全连接模块处理对应层，计算单元的利用率并不高。虽然工作频率很高，但性能仅达到18.82 GOP/s。文献[23]基于Intel的OpenCL采用通用矩阵乘法对矩阵分块，块间并行乘加的方式加速。然而，此方法需要每次将输入特征图和卷积核参数重排序，增加了预处理时延和复杂度。