《表1 本文工作与其他文献比较》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《基于DLL的3.5 GHz时钟校准电路设计》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

设计仿真结果与国内采用延迟锁相环结构并应用于高速高精度DAC的时钟校准电路研究成果对比如表1所示，可以看出，本文时钟校准电路在最高工作速率、调节精度及灵活度方面具有明显优势。