《表3 实际与估计时延(部分)》
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《基于Zynq7000 FPGA异构平台的YOLOv2加速器设计与实现》
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YOLOv2模型除路由层、图像的预处理和后处理外,剩余29层。其中包括23层卷积层、5层池化层和1层重排序层。由于篇幅原因,表3仅列出其中部分层的评估结果。列中的R(Real)表示该列数据为实测值,E(Estimated)表示该列数据是根据上文公式得到的估计值。
图表编号 | XD0091259300 严禁用于非法目的 |
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绘制时间 | 2019.10.01 |
作者 | 陈辰、柴志雷、夏珺 |
绘制单位 | 江南大学物联网工程学院、江南大学物联网工程学院、数学工程与先进计算国家重点实验室、江南大学物联网工程学院 |
更多格式 | 高清、无水印(增值服务) |