《表3 2种DSP块实现不同位宽乘累加运算时的比较》

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《FPGA中适用于低位宽乘累加的DSP块》

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表3为实现多种位宽乘累加时，使用改进的DSP块与基础DSP块的总面积、总功耗和计算时间的比较．其中，计算时间均为采用3级流水线时计算乘累加所用的时间．可以看出，与基础DSP相比，改进的DSP块计算速度提升了9%．当实现2个8-bit乘累加或2对共享乘数的4-bit乘累加时，改进的DSP块与直接使用基础DSP块相比，面积均减少40.8%，功耗也降低了29%；当用单个DSP块实现25×18全位宽乘累加时，面积和功耗分别增加18%和14%．当实现成倍数目的乘累加时，结果依然适用．可以看出DSP块对于低位宽乘累加的利用率有了很大提升，且性能变好；实现全位宽乘累加时，虽然面积、功耗有所牺牲，但是计算速度变快．