《表4 不同DSP块支持低位宽乘累加运算的情况》

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《FPGA中适用于低位宽乘累加的DSP块》

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与其他文献中支持低位宽乘累加的嵌入式DSP块相比，本文提出的DSP块具有不同的特点．表4列出了不同文献中单个DSP块的乘法器数目，及共用乘数时并行实现的8-bit乘累加及4-bit乘累加数目．其中，文献[4，10]的DSP块拥有1个乘法器，分别通过数据移位、拆分数据通路的方法并行实现2个8-bit乘累加，它们对于4-bit乘累加的支持与8-bit的情况相同，没有对4-bit乘累加进一步研究；而本文提出的DSP块把基础DSP的1个高位宽乘法器拆成2个乘法器与后置加法器SIMD功能配合可并行实现2个8-bit乘累加，在此基础上与数据移位配合可并行实现4个4-bit乘累加，对更低位宽的4-bit乘累加的支持进一步增强，且预留了4位的保护位防止溢出．文献[9]所参考的Arria-10-like基础DSP块具有4个乘法器，改进后的DSP块具有6个乘法器，通过数据移位和增加4-bit乘法器的方法可以并行实现4个8-bit乘累加及8个4-bit乘累加．但他们的改进方法不适用于本文的基础DSP，只采用数据移位不能增加它并行实现8-bit乘累加的数目，4-bit乘法器数目的增多容易造成数据溢出．且该文献的DSP块通过静态编程[3]控制功能，在运行过程中不能切换乘累加模式．而本文提出的DSP块在满足Xilinx FPGAs的功能需求的基础上增加了对低位宽乘累加的支持，并通过增加输入控制信号SIMD1可以在运行时切换乘累加模式．