《表1 2种DSP块功能的比较》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《FPGA中适用于低位宽乘累加的DSP块》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

我们采用Verilog硬件描述语言，运用模块化的设计思想，实现了改进DSP块的功能．基础DSP块参考DSP48E1的数据手册，采用与DSP48E1类似的架构，并且功能和端口[5]与DSP48E1的保持一致，改进DSP块在其基础上改进架构以增加对8-bit和4-bit乘累加运算的支持．基础DSP块采用与改进DSP块相同并且较先进的算法基础用Verilog代码实现，以方便在相同情况下进行比较．表1列出了改进DSP块和基础DSP块的功能，本文用Modelsim软件对两种DSP块Verilog代码进行功能仿真，仿真时，考虑每种功能下的各种典型情况和边角情况的激励外，通过随机向量生成程序给出大量不同的向量激励．若发现错误，修改代码直至没有错误．功能仿真通过后，我们用Synopsys Design Compiler在28nm SIMC工艺库下分别对改进DSP模块及基础DSP模块的Verilog代码在最差工艺角下进行逻辑综合，获取它们的映射电路图、面积、总体功耗和时序报告．综合时，可以通过对tcl脚本中的约束条件比如时钟周期的改变来查看时序违规（violation），进而确定DSP块的最大工作频率．频率越大时，计算速度越快．基础DSP块及新型DSP块的综合结果可以对两者的面积、功耗和性能之间准确的比较提供良好的参考．