《表2 2种DSP块逻辑综合后结果的比较》

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《FPGA中适用于低位宽乘累加的DSP块》

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表2（见第582页）列出了2种DSP用Design Compiler逻辑综合后的结果及比较．基础DSP块的最大工作频率为500MHz，相同情况下，改进DSP块最大工作频率可以提高到550MHz．基础DSP块每次只能支持1个25×18位乘累加，以及使用预加器时可以支持2个共用乘数的4-bit乘累加[10]；而改进DSP块不仅可以支持1个25×18位乘累加，还可以支持并行实现2个8-bit或2对共享乘数的4-bit乘累加运算，此时面积和功耗分别增加为原来的1.18倍和1.14倍．在DSP块富余的FPGA中，FPGA总面积仅增加0.9%[14]；FPGA的总功耗增加情况类似．