《表2 运算性能比较：HEVC中运动补偿算法的动态可重构实现》

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《HEVC中运动补偿算法的动态可重构实现》

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采用CMOS90nm工艺对可重构视频阵列处理器进行综合，再通过BEE4平台上的FPGA LX6V550T对设计进行综合，如表2所示为8×8编码块综合结果，从频率、资源占用率以及并行度分别进行比较．根据能同时处理像素的多少，可以得出16个PE规模的阵列结构并行度为16．文献[6]设计了可重构的滤波器，其频率远远低于本文，而且设计的像素处理并行度也是其2倍．文献[10]仅用于处理8×8编码块，虽然资源占用比本文低，但是工作频率远远低于本文，并行度也仅为本文的一半．文献[13]提出的高度并行的流水线设计，可同时处理32个像素，频率虽然略高，但是资源占用却是本文的2倍之多．文献[14]在频率和本文相当的情况下，硬件资源是本文设计的4倍还要多．文献[15]在频率上略高于本文，但是其硬件资源却差不多是本文设计的4倍．