《表1 Chisel、SystemVerilog、Verilog在语言特性上的比较》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《开源芯片、RISC-V与敏捷开发》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

Chisel的主要目标是实现芯片开发代码重用，减少项目中的重复代码，提高代码密度，提升开发效率，提高代码的可读性和易维护性。表1总结了Chisel和传统的硬件描述语言（Verilog和SystemVerilog）之间的差异，并对Chisel语言的优势进行了详细描述。