《Table 6 PPA and LoC Comparison of Chisel and Verilog表6 Chisel和Verilog的性能、功耗、面积和对比》
提示：宽带有限、当前游客访问压缩模式
逐句翻译方式的整体评估结果说明，使用Chisel开发不但节省了代码，编码质量也和Verilog非常接近，在部分指标上甚至优于Verilog.
| 图表编号 | XD0034820300 严禁用于非法目的 |
|---|---|
| 绘制时间 | 2019.01.01 |
| 作者 | 余子濠、刘志刚、李一苇、黄博文、王卅、孙凝晖、包云岗 |
| 绘制单位 | 计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学、计算机体系结构国家重点实验室(中国科学院计算技术研究所)、中国科学院大学 |
| 更多格式 | 高清、无水印（增值服务） |
