《表1 10万门和100万门对比Tab.1 Blocks comparison between 1million gates and 10million gates》

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《高速数字模块的层次化物理实现技术》

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随着电路规模的增大，电路的连接复杂度将显著增加.对于超大规模电路，使用扁平化物理设计会导致需要的计算量和内储资源显著增加，受限于当前计算机运算的运算速度和内存，进行物理设计所需的时间同样将显著增加，并且通常无法获得较优化的布局布线结果，需要占用更多的面积来进行布线，导致面积利用率（逻辑门所占的面积/总面积）下降.本文以一个10万门的模块和一个100万门的模块为范例进行比较，比较结果如表1所示.