《表1 ESD HBM测试方案》

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《一种纳米级存储器芯片的ESD的物理失效分析和研究》

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1993年ESD联合会发表了半导体器件测试的人体模型（HBM）[11]，该模型被广泛接受，在其它多个标准中被采用。1994年ESD联合会发表了半导体器件测试的机器模型（MM）[12]。1995年Sematech建立ESD工作组以从事ESD的策略规划，解决了ESD标准、ESD技术路线和测试设备。1997年ESD联合会期间测试标准委员会颁布了第一份充电器件模型（CDM）[13]。为了验证芯片ESD电路的有效性，首先芯片的ESD测试方案，将芯片的放电测试组合分成输入/输出-VDD/VSS，输入/输出-输入/输出，VDD-VSS，对于HBM静电测试，测试所有以上的组合，并且分别测试正向和反向ESD电压。测试后，芯片部分管脚发生短路，同时芯片的静态待机功耗增加很多，为了进一部分确认芯片ESD失效原因，进一步细化了ESD测试方案，具体方案如表1所示，测试方案1目的:检验每个管脚对电源放电的ESD放电能力；测试方案2目的:检验每个管脚对芯片地放电的ESD放电能力；测试方案3目的:抽样检测芯片I/O到I/O的ESD放电能力；实验结果表明，芯片的2脚和3脚在对VCC放负静电时候容易发生Fail，初步不能排除I/O到I/O的Fail是否和VCC负放电有关系，因此，按照本文提出的ESD分析流程，安排对表1测试过的芯片进行EMMI亮点追踪，在图4发现芯片的管脚旁边有亮点，EMMI亮点追踪是分析半导体器件失效和可靠性的常用技术，感测来自器件的不同部分的光子发射给出故障和高电流密度区域的指示[14]。进一步安排芯片做SEM分析，发现芯片第二金属连线烧断，根据这个问题，结合上面的静电保护电路的版图构造，推断当芯片管脚2和VCC打负ESD脉冲时，芯片的n+（漏端）-p+（衬底）-NW（NW ring）形成一个寄生NPN三极管，当应力电压达到漏极的雪崩击穿等级时，电流开始流出；当电流足够大时，晶体管漏极、源极、衬底形成的寄生双极晶体管导通，所以这个通路上会有较大电流产出，通路上的走线需要能够承受这个电流。通过检查版图发现，这个通路上面的金属是0.4μm，经电流密度计算，这个金属大约可以通过1 mA电流，但是在ESD发生时瞬间电流约为1.44 A，因此容易造成连线烧毁。