《表3 1.00 mm节距CCGA1144封装电路焊柱抗拉强度数据4个象限求和的结果》

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《柱栅阵列试验方法研究》

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对于大规模窄节距封装的多引出端样品，按相关标准随意地抽取少量的引出端或对所有的引出端都进行试验都是不合理的。因为引出端会分布到很大的面积区域，受加工制作工艺的限制而存在一定的偏向性，本文根据上述情况作了相关研究，对1.27 mm节距CCGA717封装电路和1.00 mm节距CCGA1144封装电路在拉脱速率为100μm/s，拉脱高度为焊柱高度的10%的条件下进行焊柱抗拉强度试验，把所有能进行试验的焊柱全部拉脱下来。把1.27 mm节距CCGA717封装电路数据分为4个象限，对各个象限的数据求和，结果如表2所示，从表2中的数据可以发现第四象限的数据偏小；把1.00 mm节距CCGA1144封装电路数据分为4个象限，对各个象限的数据求和，结果如表3所示，从表3中的数据可以发现第三象限的数据偏大。因此，对于大规模封装的多引出端样品，在进行抗拉强度试验时，在保证抽样方案不变的情况下，可改变抽样方法，从原来的随机抽样改为有方向性的抽样，如把CGA样品焊柱分为4个象限，从每个象限内随机抽样进行试验，同时考虑到边角问题，也应该尽量对边角区域进行选择性试验。