《表2 模乘性能比较：可编程可伸缩的双域模乘加器研究与设计》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《可编程可伸缩的双域模乘加器研究与设计》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

本文采用了Verilog HDL对设计进行了RTL级描述，对设计进行功能仿真验证，并在0.18μm CMOS工艺标准单元库下对可重构模乘单元进行逻辑综合，综合工具使用Synopsys公司的Design Complier。综合结果表明，可重构模乘加单元占用面积927 312μm2，最大延迟4.3 ns，最高时钟可达到230 MHz。由于没有同类别的可重构的模乘加单元可供比较且电路的综合环境和仿真平台不同，因此只与其他一些国内外先进设计文献中模乘器的性能进行比较。表2列出了本文与其他文献的模乘运算单元的性能比较。