《表4 实际综合结果：基于增强型延时感知CSE算法的AES S盒电路优化设计》

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《基于增强型延时感知CSE算法的AES S盒电路优化设计》

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备注:最小延时点对应面积最大；最大延时点对应面积最小

本文采用Verilog语言对S盒电路进行描述，并利用综合工具基于65nm CMOS工艺标准单元库进行综合，综合时禁止flatten优化策略并设置面积优先.选择表3中理论面积值较小的文献[3]与文献[4]的S盒设计，在相同条件下进行综合.表4展示了文献[3，4]与本文S盒电路在最大与最小延时点时对应的延时与面积信息.