《表3 各文献S盒面积与延时信息对比》

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《基于增强型延时感知CSE算法的AES S盒电路优化设计》

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设计的S盒与其它文献中S盒的理论计算面积与延时如表3所示.为了直观对比各文献S盒实现的面积复杂性，表3展示了各文献中S盒实现面积的理论计算值.假设设计均采用两输入逻辑门实现，在65nm CMOS工艺下，两输入异或门XOR的面积为3.6μm2，两输入与门AND、或门OR的面积均为1.8μm2，两输入与非门NAND、或非门NOR的面积均为1.44μm2，反相器NOT面积为1.08μm2，由此理论计算出S盒实现所需面积.需要指出的是，表中S盒资源消耗均未包括仿射运算中常向量加操作所需资源.由于逻辑门的延时随其驱动能力不同而不同，因此表3中未给出延时具体数值，但根据Tx>TA=TO可对比出各文献S盒理论延时大小.