《表3 协议计算延时与资源消耗对比》
在此前的很多相关文献中,研究人员们一般使用软件对协议进行仿真并计算性能,这种方式存在比较大的误差,且无法得到RFID协议映射到电路中的真实延时数据。为了更进一步对协议的计算效率与计算开销进行比较,使用Verilog RTL构建了文献[4,6-7]和本文协议的逻辑部分。并以Intel公司的Cyclone V SE 5CSXFC6D6F31C6N器件为设计平台,使用Quartus Prime对所构建的模块进行了物理综合,将协议的逻辑计算部分转化为实际的数字电路。随后,统计了各协议中组合逻辑电路的关键路径延时和消耗资源数,如表3所示(其中关键路径指设计中从输入到输出经过的延时最长的逻辑路径,ALMs是Intel FPGA器件的实现逻辑单元)。
图表编号 | XD00197451100 严禁用于非法目的 |
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绘制时间 | 2021.01.01 |
作者 | 陈飞鸿、张锋、陈军宁、吴秀龙 |
绘制单位 | 安徽大学电子信息工程学院、中国科学院微电子研究所微电子器件与集成技术重点实验室、中国科学院微电子研究所微电子器件与集成技术重点实验室、安徽大学电子信息工程学院、安徽大学电子信息工程学院 |
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