《表5 各文献S盒性能参数对比》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《基于增强型延时感知CSE算法的AES S盒电路优化设计》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

表4中各文献间S盒面积、延时的大小关系与表3的理论分析结果一致.表5对比了本文两种S盒电路、文献[3]及近两年文献[7，15]中复合域S盒设计的性能参数，其中文献[7]为表3中除本文S盒设计外的理论延时最小者，文献[15]为基于进化算法的最新复合域S盒设计.由于文献[15]中给出的综合结果是在180nm工艺下获得，为公平比较，采用工艺换算计算公式[16]得到其在65nm下的等效面积、延时（表5中记作文献[15]*）.文献[7]与本文S盒均是基于冗余有限域算术实现，但文献[7]没有讨论（μ，ν）组合及δ、C对S盒电路面积、延时的影响，且其给出的S盒电路实现并未进行CSE优化，因此表5中文献[7]的综合面积明显大于本文S盒.