《表2 优化前后资源占用情况》
其中Addr、Rd、Cacl模块分别代表获取数据地址、读取数据以及计算结果所需的时间延迟,流水处理后的延时比流水前将近缩短了一半,大大提升了处理速度,但是相应地会消耗硬件空间,占用更多FPGA的硬件逻辑资源。但是在实际应用中应该综合考虑空间和时间的分配,不能因为加速占用了所有的硬件资源。最终FFT IP核和初始IP核的资源消耗和时间延迟见表1和表2。
图表编号 | XD0030236500 严禁用于非法目的 |
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绘制时间 | 2019.02.01 |
作者 | 王鹏、曹云峰、许蕾、丁萌、陶江、张洲宇 |
绘制单位 | 南京航空航天大学航天学院、南京航空航天大学航天学院、南京航空航天大学航天学院、南京航空航天大学航天学院、南京航空航天大学航天学院 |
更多格式 | 高清、无水印(增值服务) |