《表1 流水处理前后的延迟时间和吞吐量对比》

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《视觉算法加速中二维FFT的SoC设计》

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其中Addr、Rd、Cacl模块分别代表获取数据地址、读取数据以及计算结果所需的时间延迟，流水处理后的延时比流水前将近缩短了一半，大大提升了处理速度，但是相应地会消耗硬件空间，占用更多FPGA的硬件逻辑资源。但是在实际应用中应该综合考虑空间和时间的分配，不能因为加速占用了所有的硬件资源。最终FFT IP核和初始IP核的资源消耗和时间延迟见表1和表2。