《表2 监测信号含义：JESD204B Subclass1模式时钟设计与调试》

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《JESD204B Subclass1模式时钟设计与调试》

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实验通过JESD204B IP core的sync、tx_tready、rx_tvalid信号来观察链路的同步状态和数据收发状态，其状态及意义如表2所示。图8~图11是SYSREF与RXGLBCLK的延时关系图，分别与实验1~实验4相对应。SYSREF与RXGLBCLK之间的数据关系如表3所示。延时关系中符号为负表示RXGLBCLK上升沿超前于SYSREF的上升沿，符号为正表示RXGLBCLK的上升沿滞后于SYSREF的上升沿。图12与图13是通过FPGA的ILA（Integrated Logic Analyzer）抓取的JESD204B接收端数据以及链路状态信号。