《表1 JESD204B链路参数设置》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《JESD204B Subclass1模式时钟设计与调试》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

自收发回路由一片FPGA和一片LMK04828B构成。FPGA选取Xilinx公司Virtex-7系列产品XC7VX690T[6]。该片FPGA上集成的高速串行收发器（GTH）的最高传输速率为13.1 Gbit/s。串行数据的发射与接收通过JESD-204B IP core来完成。该IP core的工作需要全局时钟（TX/RXGLBCLK）、GTH的参考时钟（TX/RXREFCLK）以及SYSREF信号，其中TX/RXGLBCLK作为器件时钟来捕捉SYSREF的上升沿。时钟信号均由LMK04828B提供。FPGA自收发回路之间通过4个lane传输数据，在串行速率4.8 Gbit/s条件下进行测试。JESD204B链路参数设置如表1所示。