《表5 不同排序结构在FPGA实现中的时延》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《一种改进的极化码SCL译码度量排序器设计》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

在Xilinx ISE 14.7用FPGA仿真，选用设备为xs6s1x75-3fgg676，得到5种方法的仿真结果。硬件仿真采用的度量数据是使用MATLAB软件仿真并量化成32位。实验所得的延时是在相同时钟周期下的实验结果，LUTs代表了FPGA仿真的硬件消耗。由硬件仿真结果可知，本文给出的两种度量排序器结构可得到正确的排序结果。从表5可以看出，在相同的时钟周期下，时钟延迟和表1中阶数结果一致，表格6中LUTs硬件消耗也与表2中基础比较单元的数量结果一致。