《表3:FPGA硬件实现：一种支持稀疏卷积的深度神经网络加速器的设计》

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《一种支持稀疏卷积的深度神经网络加速器的设计》

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如表2所示，三维并行计算所需IFM数据带宽大于权重，且因Stride或Dilation，需要从片上缓存的不同地址读取IFM数据。本文DNNA每次计算需载入寄存器缓存的最小权重数据量为（Kh*Kw）*2*8。可以配置寄存器使本文DNNA预取两个权重数据块，同时预取对应的IFM数据，复用IFM数据完成16个权重核对应的OFM部分和，所优化的三维并行卷积数据流如式（4）所示。