《金属-氧化物-半导体集成电路 金属-氧化物-半导体大规模集成电路的理论、设计、制造和在整体中的应用》求取 ⇩

目录1

译者前言1

第一章　MOS大规模集成电路技术1

1.1 引言1

1.2　MOS大规模集成电路的发展2

原序3

1.3　MOS大规模集成电路的优点4

1.3.1　经济上的优点5

1.3.2　性能方面的优点8

1.4　MOS大规模集成电路中存在的问题11

1.4.1　经济上的问题及其考虑11

1.4.2　性能方面的缺点13

1.4.3　商业管理的一些考虑15

1.5　其它MOS工艺16

1.6　MOS大规模集成电路的应用18

1.6.1　MOS大规模集成电路在现阶段的应用19

1.6.2　MOS大规模集成电路的新用途19

第二章　MOS器件的基本理论和特性24

2.1 引言24

2.2　半导体的基本理论24

2.2.1　简单的能带理论24

2.2.2　费米能级25

2.2.3　本征半导体25

2.2.4　本征载流子的产生26

2.2.5　掺杂半导体27

2.2.6　费米势与杂质浓度的关系28

2.2.7　载流子的迁移率和电导率29

2.2.9　耗尽层30

2.2.8　P-N结30

2.2.10　结电容32

2.2.11　二极管的伏-安特性32

2.2.12　雪崩击穿33

2.3 MOS晶体管的分析34

2.3.1　半导体表面层的性质34

2.3.2　MOS电容37

2.3.3　阈电压的定义38

2.3.4　MOS晶体管41

2.3.5　饱和45

2.3.6　小结48

2.4　器件的参量和特性49

2.4.1　MOS晶体管的简单直流模型49

2.4.2　MOS晶体管的漏特性曲线50

2.4.3　导电因子（k＇）53

2.4.4　阈电压（VT）的特性60

2.4.5　MOS晶体管的4信号参量61

2.4.6　体效应63

2.4.7　MOS电容66

2.4.8 电容-电压（C-V）特性曲线68

2.4.9 寄生电容70

2.4.10 结电容71

2.4.11 结的漏电和击穿75

2.4.12 栅保护77

2.4.13　扩散电阻80

2.4.14　寄生晶体管83

2.4.15　MOS参量的测试方法89

符号说明92

3.2.1　硅材料，扩散和氧化95

3.2　基本的硅工艺技术95

第三章　MOS工艺95

3.1　引言95

3.2.2　光刻和腐蚀96

3.2.3　组装99

3.3　典型的P沟道MOS工艺102

3.3.1　在晶片上制造电路103

3.3.2　组装和测试112

3.4　MOS工艺的概述和比较117

3.4.1　N沟道工艺117

3.4.2　互补MOS工艺120

3.4.3　厚氧化层与薄氧化层P沟道的比较122

3.4.4　高阈电压工艺和低阈电压工艺123

3.4.5　离子注入技术127

3.4.6　硅栅工艺130

3.4.7　其它工艺132

第四章　MOS电路的设计理论135

4.1 引言135

4.2　基本的数字反相器135

4.2.1　用扩散区作负载电阻器138

4.2.2　用MOS作负载电阻器138

4.2.3　电压转移特性的解析表达式142

4.2.4　线性电阻负载145

4.2.5　饱和的MOS负载145

4.2.6　非饱和的MOS负载147

4.2.7　广义的电流方程式153

4.2.8　关于体效应的考虑154

4.2.9　MOS反相器电路的瞬态响应154

4.2.10　截止或上升时间155

4.2.11　导通或下降时间158

4.2.12　上升和下降时间166

4.3　反相器的设计举例167

4.3.1　输出反相器的设计167

4.3.2　输出反相器的负载器件168

4.3.3　输出反相器的输入器件170

4.3.4　输出反相器功率的考虑171

4.3.5　开漏的考虑172

4.3.6　内部反相器173

4.3.7　内部反相器的负载器件173

4.3.8　内部反相器的输入器件174

4.3.9　内部反相级的噪声考虑175

4.3.10　堆集式（串联）输入器件175

4.4.1　MOS与双极型电路的接口问题176

4.4　特殊电路的设计问题176

4.4.2　推挽驱动器177

4.4.3　无比电路178

第五章　MOS电路的逻辑设计181

5.1 引言181

5.2　静态逻辑电路181

5.2.1　静态逻辑单元182

5.2.2　静态存贮单元184

5.3　动态逻辑电路187

5.3.1　两相有比逻辑电路187

5.3.2　两相无比逻辑电路191

5.3.3　四相无比逻辑电路199

5.4　同步时序机210

5.4.1　设计过程举例214

5.4.2　设计分析224

5.5　初步设计转换成两相有比逻辑电路225

5.5.1　延迟单元的安排225

5.5.2　替换226

5.5.3　最小化227

5.6　初步设计转换成两相无比逻辑电路229

5.6.1　延迟单元的安排229

5.6.2　替换229

5.6.3　最小化231

5.7　初步设计转换成四相逻辑电路231

5.7.1　延迟单元的安排232

5.7.2　替换232

5.7.4　转换步骤举例233

5.7.3　最小化233

5.8　MOS大规模集成电路的测试问题237

5.8.1　不能测出的失效问题237

5.8.2　缩短测试程序238

5.8.3　对测试端点的限制239

5.8.4　测试仪与芯片同步的问题240

第六章　用MOS阵列进行系统设计241

6.1 引言241

6.2　整机厂与器件厂之间的承接关系241

6.2.1　系统的性能指标242

6.2.2　系统的算法242

6.2.3　系统的方框图242

6.2.4　系统的初步逻辑图（或逻辑方程）242

6.2.8　芯片的工艺复合图243

6.2.7　芯片的技术指标243

6.2.6　MOS逻辑图243

6.2.5　按芯片划分了的初步逻辑图243

6.2.9　芯片的掩模版图或掩模母版244

6.3　系统划分的考虑244

6.3.1　系统划分的目的244

6.3.2　系统划分所受到的限制245

6.3.3　系统划分的规则246

6.3.4　规则1——减少芯片的数目247

6.3.5　规则2——减少芯片的种类247

6.3.6　规则3——降低测试的要求248

6.3.7　规则4——减少芯片之间的连线数248

6.3.8　规则5——降低封装的成本248

6.3.9　各规则之间的协调工作248

6.3.10　芯片面积的估算249

6.4.2　系统逻辑的分析251

6.4　系统设计的考虑251

6.4.1　现有的系统251

6.4.3　逻辑图转换成MOS逻辑电路252

6.4.4　系统逻辑图的划分252

6.4.5　核算254

6.4.6　新系统254

6.4.7　系统的特点255

6.4.8　处理的方案255

6.4.9　详细的逻辑图257

6.4.10　系统的划分技术257

6.5　逻辑模拟262

6.5.1　硬件模拟方法262

6.5.2　计算机软件模拟方法265

6.6　MOS阵列的测试266

6.6.2　采用计算机辅助来产生测试图形267

6.6.1　测试图形的产生267

6.6.3　采用手工方法产生测试图形268

6.6.4　生产用的测试设备268

第七章　MOS存贮器273

7.1 引言273

7.2　可以改变的随机存贮器274

7.3　MOS存贮器的结构275

7.3.1　静态的存贮单元275

7.3.2　动态的存贮单元276

7.3.3　可寻址存贮器277

7.3.4　译码逻辑278

7.4　存贮器系统设计中的协调工作279

7.3.5　输入／输出缓冲器279

7.4.1　速度280

7.5　唯读存贮器的概念280

7.6　唯读存贮器的结构280

7.6.1　存贮器阵列281

7.6.2　输入／输出的缓冲问题282

7.7　用唯读存贮器来实现系统282

7.8　唯读存贮器技术283

7.8.1　级联唯读存贮器技术283

7.8.2　带有部分译码的唯读存贮器技术284

7.8.3　同步唯读存贮器285

7.9　串行存贮器287

7.10.1　静态位288

7.10.2　动态位288

7.10　串行存贮器的结构288

7.10.3　应用289

第八章　阵列的掩模版图设计292

8.1 引言292

8.2　布局的一般考虑292

8.3　工艺复合图的绘制293

8.4　基本电路的分类和有关布局的考虑294

8.4.1　逻辑阵列294

8.4.2　规则阵列299

8.5　设计规则299

8.5.1　图形的设计规则301

8.5.2　电参量的设计规则301

8.5.3　特殊的设计规则302

9.2　主要的失效方式和现象303

9.1 引言303

第九章　MOS器件和阵列的可靠性303

9.2.1　断路304

9.2.2　短路307

9.2.3　阈电压的漂移311

9.3　可靠性的设计问题312

9.4　失效率314

9.5　提高器件可靠性的筛选方法315

9.5.1　光学方法筛选318

9.5.2　机械方法筛选319

9.5.3　热学方法筛选319

9.5.4　老化筛选320

9.5.5　X射线筛选320

9.6　可靠性的鉴定321

9.7　分析失效的有用工具和技术323