《表1 2 卷积核全连接》

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《基于卷积神经网络的数字分类器的研究与优化》

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首先，为了确保在非工具参数设置因素的影响下，第一步计算出卷积层3卷积核全连接时（即连接为全O），经过卷积计算的全部时间；然后，根据上述各方案综合结果计算各个方案延时。表12即卷积核全连接时卷积层3的延时计算表，总延时=循环延时×循环次数。表中数值的单位是时钟周期数，FPGA的时钟频率设定为100 MHz，即每个时钟周期是10 ns，所以在卷积核全连接时总延时时间是32 044×6×16×10=30 762 240 ns。