《表1 纠错模式配置：纠错模式可配置的NAND Flash BCH译码器设计》

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《纠错模式可配置的NAND Flash BCH译码器设计》

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设计实现了BCH码（8640，8192，32）、（8416，8192，16）、（8304，8192，8）这3种纠错能力的译码电路，配置方式如表1所示。以图1中曲线3-year Retention Errors为例，P/E Cycles小于9.5 K时，配置信号ms设置为“00”，调用t=8的工作模式，计算校正子S1~S16，Si BM运算从第1次迭代到第8次，钱氏搜索代入σ1~σ8参与运算。当P/E Cycles大于9.5 K小于12.5 K时，配置信号ms设置为“01”，调用t=16的工作模式，计算校正子S1~S32，Si BM运算从第1次迭代到第16次，钱氏搜索代入σ1~σ16参与运算；当P/E Cycles大于12.5 K小于22.9 K时，配置信号ms设置为“11”，调用t=32的工作模式，计算校正子S1~S64，Si BM运算从第1次迭代到第32次，钱氏搜索代入σ1~σ32参与运算。3种纠错模式都在同一有限域GF（214）内，且信息位的位数相同，不同的是校验位的位数。将校验位寄存器的个数设定为最大值448，通过配置信号来控制译码器对应资源参与工作，从而减小整个ECC模块的功耗。