《表2 参数说明：一种基于ADF4360-9和FPGA的合成时钟源设计》

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《一种基于ADF4360-9和FPGA的合成时钟源设计》

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该时钟源使用FPGA作为控制器，并用Verilog HDL语言编程。将ADF4360-9芯片的CLK、DATA、LE引脚分别与FPGA的3个I/O接口连接。其中：CLK为时钟引脚；DATA为数据引脚；LE为使能引脚。表2为时序参数，图7为配置时序图。从图7可看出，在每个时钟的上升沿，数据从最高位到最低位写入24位移位寄存器，当24位数据被写完时，LE拉高，此时将不能再继续发送数据，同时将存储在24位移位寄存器中的数据锁存到相应的寄存器中。上电后，ADF4360-9的编程顺序为：先发送R计数锁存器的值，再发送控制锁存器的值，最后发送N计数锁存器的值。在控制锁存器和N计数锁存器之间必须添加时间间隔，这个时间隔要大于等于15ms，这期间ADF4360-9在上电初始化中进行短暂的动作设置，使该芯片能够准确地锁定到设定的VCO频率上。