《表2 CORDIC算法IP核性能分析表》

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《一种基于SystemVerilog的CORDIC算法IP核实现方案》

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以除法和反正切角度计算为例，硬件输入以16比特定点量化，根据不同旋转次数N，对本设计的CORDIC算法IP核代码进行配置，利用Quarters II硬件编译器对其进行综合布局布线，得到资源损耗与性能结果如表2所示。从表2可以看出，随着旋转次数N的增加，硬件资源使用会越来越多，计算精度将越来越高，但是FPGA能最大工作时钟仍能维持在200 MHz以上，完全符合IP化的要求。