《表3 资源占用信息：DNS权威服务器FPGA加速技术研究》

  提示：宽带有限、当前游客访问压缩模式

本系列图表出处文件名：随高清版一同展现

《DNS权威服务器FPGA加速技术研究》

1. 获取 高清版本忘记账户？点击这里登录

1. 下载图表忘记账户？点击这里登录

FPGA流水线的资源开销由逻辑单元、模块间FIFO和存储数据表（MHT，SHT，MT和RST）的寄存器组成，部分关键资源占用统计见表3.从统计结果可以看出，与资源记录数量无关的逻辑部分占用资源很少.在本文实现PHDR Pipe架构的Arria 10上，逻辑资源开销仅占全部逻辑资源的1.41%，MHT表和SHT表的大小是固定的，即256×4×8×2=16384 bits，以上部分仅占用该Arria 10片上内存的约2.5%.对于最常见的20 bits左右的三级域名，DNS查询响应数据报文通常为100 bits左右，MMT表和SMT和RST的表项数为资源记录数量的3倍，PHDR Pipe架构最多可支持近2万条资源记录；若按照5千条资源记录存储，则PHDR Pipe架构可以扩展支持40 Gb链路线速.