《表1 LDPC码译码器的FPGA资源占用情况》

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《基于子矩阵分裂技术的高速LDPC译码器设计与实现》

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仿真中采用Xilinx ISE Design Suite 14.3作为开发工具，基于Verilog HDL，实现了对（5 120，4 096）LDPC码译码器的设计。同时采用Xilinx Virtex6系列的XC6VCX240T芯片作为硬件平台，经过综合、布局、布线之后，FPGA中主要硬件资源占用情况如表1所示，其译码仿真结果如图12（局部）和13（连续）所示。其中，clk＿i＿de为信道信息输入时钟，codin＿de为信道信息，start＿read＿de为输入信息帧头，codin＿vld＿de为输入信息有效，clk＿prcs＿de为迭代处理模块工作时钟，reset为译码器复位，clk＿o＿de为译码后信息的输出时钟，info＿hd为输出信息帧头，info＿out＿vld为输出信息有效，info＿out为最终译码输出信息。