《表1 FPGA资源占用结果》

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《宽带电力线载波通信芯片的FPGA验证》

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设计采用Synopsys的Synplify进行综合，以输出更好的综合结果。将PRJ格式的设计及策略脚本文件与FDC格式的约束文件输入综合工具，综合输出EDF格式的网表文件。然后，将EDF网表文件及XDC格式的时钟及管脚约束文件通过TCL脚本文件附带一定的工具策略输入到Vivado进行布局布线，输出用于FPGA下载的BIT文件。最终时序分析报告没有出现时序违例，所占资源结果如表1所示。