《表1 2048点FFT IP核的参数设置》

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《基于Xilinx 7系列FPGA的频域均衡器》

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FFT IP核的变换长度、输入与输出数据有效位宽、时钟频率等均可以在Vivado IP Integrator的GUI中直接设置，表1中列出了本设计中关键参数的具体设置。IP核的时钟为10 MHz，是输入数据码元速率（125kBaud）的80倍，所以throttle scheme需要配置为non real time模式，即数据的读入可以tvalid和tlast控制。计算结果的输出速率也可以使用tvalid和tlast控制，但本设计中所有子模块的数据输出速率均为10 MHz，这样可以避免次级模块的等待，降低均衡器的延迟。FFT IP核的输入数据的位宽为32，且设置为缩放模式，即输出数据位宽与输入数据相同，如图3所示，而各级蝶形结构的缩放倍率由S＿AXIS＿CONFIG接口中的tdata决定。该IP核S＿AXIS＿CONFIG接口tdata的格式和实际配置如图5所示。最低位（Bit 0）用来设置该FFT IP核执行FFT运算或是IFFT运算，这里设置为FFT运算。13位至15位的作用是将tdata的位宽补全为2个字节，具体的数值不影响IP核的运行。中间的1位至12位的作用是控制各级蝶形单元计算结果的缩放倍率（对于FFT运算，为缩小倍率，对于IFFT运算，为放大倍率），每级蝶形单元对于tdata的两位，所以对于不同的变换长度，tdata的位宽将不同。图5中的Scale Schedule设置将使本IP核中初级至次末级蝶形单元均对数据进行2倍缩小，末级不做缩放。