《表2 本设计电路资源消耗表》

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《一种高性能R-LWE格加密算法的电路结构及其FPGA实现》

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在Vivado软件中综合实现后，电路的资源消耗报告如表2所示。由表中数据可以看出，本文设计的多项式乘法器的结构资源消耗较少，只用了461个Slice。这是因为一个Slice含有4个LUT和8个FF，所以设计中大量消耗LUT资源是不明智的。本文的设计最高频率可达330 MHz，而且完成一次环多项式乘法只需要1 358个时钟周期，即完成一次多项式乘法需要4.12μs。