《Table 5 Case Study of Implementing an L2Cache表5 L2Cache开发案例对比》

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《芯片敏捷开发实践:标签化RISC-V》

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有趣的是，这位工程师后来提到，当时为了编写一份端口数量可配置的总线连接代码，他在generate特性的基础上运用了一些特殊技巧实现了这一功能，编写了约250行Verilog代码.但是工程师在编写过程中，由于连线和数字下标太多，并且需要顾及总线握手协议，他曾经因疏忽而导致2个连线错误的bug，花了约3天时间才发现并修复它们.这位工程师还表示，这部分代码的可读性其实并不好，使用Verilog实现这一功能实在太繁琐了，即使在代码中有相应注释，他在一周后也不能马上理解他使用的特殊技巧是如何工作的了.相比之下，若使用Chisel来实现类似功能，我们只需要编写2行代码即可，可读性好，而且几乎不会出现错误.此外，本科生实际上也是在一周后重新回头阅读并修改自己编写的二级缓存，但他仍然在一天内成功修复了问题，这说明代码的可读性对项目维护来说是非常重要的.