《表1 MDAC仿真结果：全差分环形放大器的流水线模数转换器设计》

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《全差分环形放大器的流水线模数转换器设计》

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图4给出的是采用所提出的全差分环形放大器构建的余量增益电路（multiply digital to coalog converter，MDAC）电路结构。MDAC在CK为高时采样，同时环形放大器进行自动调零。由于在采样相时环形放大器的输出等效负载变化较大，存在稳定性问题。为了使放大器在采样相时正常工作，在输出引入了开关SCL和电容CLA，以保证放大器在采样相时的等效负载基本不变。开关SAZ在断开时会对电容CC注入电荷，这些电荷会表现为输出失调。为了消除这一失调，本设计引入了开关Sp，它由CK1PD控制，采用适当的时序，可以消除SAZ引入的失调[12]。图4给出了MDAC中各项时钟的时序图。采样结束后，调零开关SAZ首先断开，然后Sp断开，这使得环形放大器输入端的电位始终近似相等，开关SAZ引入的失调被消除。此后，由CK1PD2控制的开关Sp2断开，最后CK1再断，由于采样开关断开时的注入电荷没有泄放通路，不会对电路产生影响。为了观察MDAC在不同输入幅度时的增益变化，仿真输入了一些直流值，表1给出了仿真结果。从表1中可以看出，MDAC能精确的倍乘输入信号，其输出误差在1 LSB（3.125 m V）。