《表2 校验矩阵：基于FPGA的LDPC编译码的高速并行化设计与实现》

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《基于FPGA的LDPC编译码的高速并行化设计与实现》

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存储译码需要H矩阵时，利用准循环矩阵的循环特性，只存储矩阵信息的1/64以及对应的行重，并且采取全并行化实现。李江林等人实现的并行化方案按照单位矩阵为粒度进行[7]，实现灵活度较低，且根据不同的码率还需要重新修改代码。该方式依据准循环矩阵的特性以及其正交性，只需获知极少的有效信息便可进行译码操作，极大地降低了资源存储的消耗，根据不同的码率调用不同的矩阵即可。经过仿真验证对比，在处理速度上码率的影响并不是很大，只有不同的并行化方式对处理速度影响较大。本例中依据（2 048，1 280）码率进行分析，根据校验矩阵H，在FPGA中预先存储行重以及每一行中1的位置，如表2所示。