《表1 IP延时值：基于FPGA内存数据保护技术的设计与实现》

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《基于FPGA内存数据保护技术的设计与实现》

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为了满足CPU操作DDR的读写时序[11]，FPGA须保证在协议规定的时间内完成所有的操作。本文在设计之初对Altera和Xilinx两大FPGA厂商的相关IP进行对比分析[12]，主要是对内部集成的DDR控制器以及高速接口IP[13]的延时做了对比验证，结果如表1所示（单位是系统主频时钟周期个数）。