《表1 GTH接口数量时钟需求统计(单位:Hz)》

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《多路高速互连信息处理系统及其FPGA实现》

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该模块大量使用GTH高速接口，为满足不同的应用场景，其接口也需满足不同速率配置需求，这就对FPGA GTH参考时钟的设计提出巨大的挑战。因为Virtex-7 FPGA提高了集成度，故其高速串行收发器不再独占一个单独的参考时钟，而是以Quad来对串行高速收发器进行分组[7]，1个COMMOM和4个串行高速收发器组成1个Quad，每个串行高速收发器称为1个Channel。也即，1个Quad包含1个时钟模块CMT（Clock Management Tiles）、4个频率范围为1.65 GHz～5.16 GH的Channel PLL（CPLL）和1个频率范围为8.0 GHz～13.1 GHz的Quad PLL （QPLL）。当GTH的线速度非常高，其CPLL的频率范围已无法满足需求时，QPLL就配合其工作。每个Quad都有两个专用的差分参考时钟输入引脚（MGTREFCLK0和MGTREFCLK1）可以连接到外部时钟源。根据Xilinx设计资料以及设计软件提供的信息，对本系统上FPGAGTH时钟设计需求进行了统计如表1所示，最终确定GTH参考时钟MGTREFCLK0选择125 MHz，MGTREFCLK1选择200 MHz，即可满足不同接口速率对时钟的需求。