《表3 积分时间为1 ms的测试数据》

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《基于FPGA外触发同步控制的线阵CCD驱动研究》

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按上述方法随机测试15组数据，如表3所示。可以看出外触发上升沿和采集周期结束前一个SH下降沿的差值均值为2.809 9μs，即研究设计电路板的固定延时时间为2.809 9μs，延时精度（差值波动）不大于86.1 ns。