《表8 65nm工艺下各文献方案ASIC实现性能参数对比》
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《基于冗余有限域算术的AES S盒高效故障检测方案》
为了与已有文献中故障检测S盒电路进行直观比较,进一步减小最大路径延时约束后综合电路.表8展示了本文方案与已有文献方案[17]的ASIC实现面积、延时,表中最后两列对比了各文献方案对突发故障与多故障的故障覆盖率.值得注意的是,由于文献[10]仅给出了不包括映射矩阵对的故障检测GF(28)求逆电路(包含故障检测电路)的面积、延时,因此无法直接与本文方案对比.为公平比较,在文献[10]给出矩阵对样例及GF(28)求逆电路的基础上,设计了一个完整的故障检测S盒电路(采用5分块5奇偶校验方案),并在本文相同条件下进行错误仿真与实际综合,仿真与综合结果如表8第4行所示.
图表编号 | XD0017158900 严禁用于非法目的 |
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绘制时间 | 2018.11.01 |
作者 | 戴强、戴紫彬、李伟 |
绘制单位 | 解放军信息工程大学、解放军信息工程大学、解放军信息工程大学 |
更多格式 | 高清、无水印(增值服务) |