《表1 2 FESH算法加解密在ASIC平台实现性能》

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《分组密码算法FESH》

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我们用Verilog采用on-the-fly模式对FESH算法进行实现，加解密采用同一个模块实现，测试加解密性能，还单独对加密算法进行了测试.算法轮数为N，在实现中增加了1个周期控制信号，因此算法运行周期按照N+1计算.我们利用Sysnopsys Design Compiler，ASIC平台工艺库为SMIC 40 nm工艺库，对算法的三个版本进行了综合，加解密性能见表12.我们也对算法的加密模块进行综合，实现性能见表13.加密32个分组，解密速度是加密速度的32/33，解密比加密多了一次密钥调度.