《表1 UART模块接口参数定义》
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《基于Verilog HDL的通用UART模块设计与实现》
为提高模块对不同场合应用需求的兼容性，本设计开放了帧长度、奇偶校验选择、波特率分频比、位恢复窗口位置等配置参数，其定义如表1所示。
| 图表编号 | XD00155781900 严禁用于非法目的 |
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| 绘制时间 | 2020.04.20 |
| 作者 | 吕阳、刘莉娜、郑良广、侯晓伟 |
| 绘制单位 | 宁波中车时代传感技术有限公司、湖南汽车工程职业学院车辆工程学院、宁波中车时代传感技术有限公司、宁波中车时代传感技术有限公司 |
| 更多格式 | 高清、无水印（增值服务） |
