《表1 时序路径的时序预算》
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《基于Innovus工具的28nm DDR PHY物理设计方法》
表1为延迟偏移最大的工艺角情况下各时序路径的延时信息。从表中可以看出，所有DDR PHY的输出信号之间的延迟偏移为122ps，满足170ps的设计要求。
| 图表编号 | XD00151669800 严禁用于非法目的 |
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| 绘制时间 | 2020.08.01 |
| 作者 | 王秋实、张杰、孟少鹏 |
| 绘制单位 | 中国电子科技集团公司第三十八研究所、中国电子科技集团公司第三十八研究所、中国电子科技集团公司第三十八研究所 |
| 更多格式 | 高清、无水印（增值服务） |
