《表4 性能分析：一种改进超四算法的DDS设计》

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《一种改进超四算法的DDS设计》

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本电路结构在Xilinx-Virtex5-XC5VLX30的FPGA平台下进行综合实现。在只添加全局时钟约束的编译综合条件下，时钟频率为142.5 MHz，从输入角度到输出对应函数值所用时间为21 ns。整体资源使用情况分别是:Slice Register使用量为121，LUT使用量为200，触发器FF使用量为81，DSP使用量为2。表4是本电路与其他由CORDIC算法实现的DDS电路的性能比较，可以明显看出本文提出的改进算法相比其他CORDIC算法来说，不仅迭代次数大大减小，而且精度、速度、面积等性能也有很明显的优势。