《表3 ADIsimPLL相位噪声仿真结果》
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从图9中的表3可知，环路在494μs左右时VCO的输出频率锁定在10 MHz，满足设计要求。
| 图表编号 | XD00117454400 严禁用于非法目的 |
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| 绘制时间 | 2020.02.01 |
| 作者 | 罗辉、李杰、吴晗平 |
| 绘制单位 | 武汉工程大学光电信息与能源工程学院、武汉工程大学光电子系统技术研究所、武汉工程大学光电信息与能源工程学院、武汉工程大学光电子系统技术研究所、武汉工程大学光电信息与能源工程学院、武汉工程大学光电子系统技术研究所 |
| 更多格式 | 高清、无水印（增值服务） |
