《FPGA现代数字系统设计教程：基于XILINX可编程逻辑器件与VIVADO平台＝FPGA MODERN DIGITAL SYSTEM DESIGN BASED ON XILINX PR》求取 ⇩

第1章现代数字系统设计概论1

1.1 概述1

1.2数字系统的层次化结构4

1.2.1 开关电路级的基础——CMOS反相器5

1.2.2 逻辑级的门电路6

1.2.3 寄存器传输级的有限状态机7

1.2.4 数字系统的系统级构成10

1.2.5 复杂系统的算法级设计11

1.3数字系统设计的描述方法13

1.3.1 原理图设计15

1.3.2 程序设计法15

1.3.3 IP模块的使用16

1.3.4 基于模型的设计技术17

1.3.5 高层次综合——HLS设计18

1.3.6 脚本设计技术19

1.4IP技术19

1.4.1 IP知识产权模块19

1.4.2 IP模块的种类与应用20

1.4.3 片上系统和IP核复用20

1.5全可编程FPGA/SoC实现智能化系统21

1.5.1 软件智能化和硬件最佳化22

1.5.2 在线可重构技术23

1.5.3 可重配置加速堆栈25

1.5.4 自适应计算加速平台26

本章小结27

习题27

第2章可编程逻辑器件28

2.1概述28

2.1.1 可编程逻辑器件概述28

2.1.2 可编程逻辑器件分类31

2.2CPLD的结构和工作原理33

2.2.1 简单可编程逻辑器件原理33

2.2.2 CPLD的结构和工作原理39

2.3FPGA的结构和工作原理42

2.3.1 SRAM-查找表类型43

2.3.2 反熔丝多路开关类型44

2.4逻辑级FPGA的结构和工作原理46

2.4.1 可编程逻辑46

2.4.2 可编程互连线51

2.4.3 可编程I/O53

2.5系统级FPGA的结构和工作原理54

2.5.1 片上存储器及接口54

2.5.2 数字时钟管理58

2.5.3 时钟资源63

2.5.4 系统级I/O66

2.6平台级FPGA的结构和工作原理68

2.6.1 DSP模块68

2.6.2 高速串行接口71

2.7全可编程FPGA的特性和结构74

2.7.1 采用统一的7系列架构74

2.7.2 高性能和低功耗结合的工艺75

2.8ASIC架构的UltraScale系列77

2.8.1 UltraScale架构77

2.8.2 SSI互连技术80

2.9FPGA的配置81

2.9.1 编程原理简介82

2.9.2 编程模式83

2.9.3 典型的配置电路85

2.9.4 编程流程86

2.9.5 部分重配置87

本章小结89

习题89

第3章Verilog硬件描述语言91

3.1硬件描述语言概述91

3.1.1 硬件描述语言特点91

3.1.2 层次化设计92

3.2Verilog HDL程序的基本结构92

3.2.1 模块结构分析94

3.2.2 模块的实例化97

3.3Verilog HDL词法、数据类型和运算符99

3.3.1 词法约定99

3.3.2 数据类型100

3.3.3 运算符102

3.4Verilog HDL行为语句105

3.4.1 赋值语句106

3.4.2 顺序块和并行块语句108

3.4.3 结构说明语句109

3.4.4 条件语句114

3.4.5 循环语句117

3.4.6 系统任务和系统函数119

3.4.7 编译预处理命令124

3.4.8 Verilog HDL可综合设计126

3.5Verilog HDL设计举例128

3.5.1 组合电路设计128

3.5.2 时序电路设计131

3.5.3 数字系统设计132

3.5.4 数码管扫描显示电路138

3.5.5 LED通用异步收发电路设计142

3.6 Testbench文件与设计150

本章小结156

习题157

第4章Vivado设计工具159

4.1Vivado工具概述159

4.1.1 单一的、共享的、可扩展的数据模型160

4.1.2 标准化XDC约束文件——SDC161

4.1.3 多维度分析布局器162

4.1.4 IP封装器、集成器和目录164

4.1.5 Vivado HLS165

4.1.6 其他特性166

4.1.7 TCL特性168

4.1.8 Vivado按键流程执行设计项目169

4.2Vivado设计流程176

4.2.1 创建工程176

4.2.2 功能仿真183

4.2.3 RTL级分析185

4.2.4 综合设计187

4.2.5 分配引脚和时序189

4.2.6 设计实现201

4.2.7 生成bit文件205

4.2.8 下载205

4.3产生IP集成器子系统设计207

4.3.1 产生IP集成器模块设计208

4.3.2 定制IP208

4.3.3 完成子系统设计210

4.3.4 产生IP输出产品211

4.3.5 例示IP到设计中212

4.4硬件诊断212

4.4.1 设计诊断概述213

4.4.2 Vivado逻辑诊断IP核214

4.4.3 HDL例示法添加ILA核216

4.4.4 系统内诊断uart_led设计222

4.4.5 网表插入法添加诊断核227

4.4.6 添加VIO诊断核230

本章小结233

习题233

第5章数字系统的高级设计与综合235

5.1Verilog编程风格235

5.1.1 逻辑推理236

5.1.2 陷阱240

5.1.3 设计组织248

5.1.4 针对Xilinx FPGA的HDL编码252

5.2综合优化254

5.2.1 速度与面积255

5.2.2 资源共享256

5.2.3 流水线、重新定时和寄存器平衡258

5.2.4 有限状态机编译262

5.3数字系统的同步设计264

5.3.1 同步设计基本原理264

5.3.2 建立和保持时间266

5.3.3 时序例外约束270

5.3.4 同步设计中的异步问题272

5.4数字系统的综合276

5.4.1 数字系统综合概述276

5.4.2 系统级综合278

5.4.3 高级综合282

5.4.4 寄存器传输级综合285

5.4.5 逻辑级综合287

本章小结288

习题288

第6章综合设计实例290

6.1实例一：键盘输入电路设计290

6.1.1 PS/2通信协议291

6.1.2 PS/2接口设计294

6.1.3 键盘输入程序295

6.2实例二：VGA显示电路设计297

6.2.1 设计任务297

6.2.2 原理分析与系统方案298

6.2.3 彩条显示301

6.2.4 Logo的VGA显示304

6.3实例三：俄罗斯方块游戏设计311

6.3.1 系统组成311

6.3.2 数据通道313

6.3.3 控制单元318

6.3.4 按键输入处理模块323

6.3.5 显示部分325

6.4实例四：五子棋人机对弈游戏设计335

6.4.1 gobang_top336

6.4.2 gobang_datapath339

6.4.3 gobang_logic346

6.4.4 gobang_strategy351

6.4.5 score_calculater354

6.4.6 win_checker355

6.4.7 输出显示356

习题365

附录AEGO1用户手册366

A.1 概述366

A.2 FPGA367

A.3 板卡供电367

A.4 系统时钟367

A.5 FPGA配置368

A.6通用I/O接口368

A.6.1 按键368

A.6.2 开关369

A.6.3 LED370

A.6.4 七段数码管371

A.7 VGA接口373

A.8 音频接口373

A.9 USB-UART/JTAG接口375

A.10 USB转PS2接口376

A.11 SRAM接口376

A.12 模拟电压输入379

A.13 DAC输出接口381

A.14 蓝牙模块382

A.15 通用扩展I/O383

附录BVerilog HDL（IEEE 1364—2001）关键词表及说明384

参考文献392