《Vivado从此开始 进阶篇》求取 ⇩

第1章综合阶段1

1.1综合设置分析1

1.1.1-flatten_hierarchy1

1.1.2 -control_set_opt_threshold2

1.1.3 -no_lc4

1.1.4 -keep_equivalent_registers4

1.1.5 -resource_Sharing6

1.1.6 -gated_clock_conversion7

1.1.7 -fanout_limit9

1.1.8 -shreg_min_size和-no_srlextract10

1.1.9 -fsm_extraction13

1.2综合属性分析14

1.2.1ASYNC_REG14

1.2.2 MAX_FANOUT16

1.2.3 SRL_STYLE和SHREG_EXTRACT18

1.2.4 USE_DSP21

1.2.5 RAM_STYLE和ROM_STYLE23

1.2.6 EXTRACT_ENABLE和EXTRACT_RESET24

1.2.7 MARK_DEBUG26

1.3模块化综合技术27

1.3.1模块化综合技术概述27

1.3.2模块化综合技术的应用场景29

1.4OOC综合方式30

第2章实现阶段33

2.1实现阶段的子步骤33

2.2关于逻辑优化33

2.2.1基本优化33

2.2.2优化MUX34

2.2.3优化LUT34

2.2.4优化移位寄存器35

2.2.5优化进位链36

2.2.6优化控制集37

2.2.7优化扇出38

2.3关于布局38

2.4关于物理优化39

2.4.1基本优化39

2.4.2交互式物理优化39

2.5关于布线41

2.5.1优先对关键路径布线41

2.5.2查看布线报告42

2.6关于增量实现43

2.7关于ECO44

2.7.1什么是ECO44

2.7.2ECO流程45

2.7.3 ECO应用案例：替换 ILA待测信号46

第3章高效设计51

3.1高效使用触发器51

3.1.1同步复位与异步复位51

3.1.2触发器的初始值53

3.1.3锁存器54

3.2高效使用LUT55

3.2.1LUT用作逻辑函数发生器55

3.2.2 LUT用作移位寄存器59

3.2.3 LUT用作分布式RAM61

3.3高效使用Block RAM63

3.3.1Block RAM的基本结构63

3.3.2 Block RAM的性能与功耗65

3.4高效使用U1traRAM67

3.4.1U1traRAM的基本结构67

3.4.2 U1traRAM的读写操作方式70

3.4.3 U1traRAM的实例化方式70

3.5高效使用DSP48E273

3.5.1DSP48E2的基本结构73

3.5.2 DSP48E2的性能与功耗74

3.6高效使用MMCM76

3.6.1MMCM的基本功能76

3.6.2 MMCM的功耗与输出时钟的抖动78

3.7高效设计异步跨时钟域电路80

3.7.1单bit异步跨时钟域电路80

3.7.2多bit异步跨时钟域电路82

第4章时序约束83

4.1管理约束83

4.1.1约束文件83

4.1.24种时序路径85

4.1.3 4个步骤完成时序约束85

4.2时钟周期约束87

4.2.1主时钟周期约束87

4.2.2生成时钟周期约束89

4.2.3对同一时钟源添加多个时钟周期约束91

4.2.4调整时钟特性约束93

4.31/O延迟约束93

4.4时序例外路径约束95

4.4.1多周期路径约束95

4.4.2伪路径约束99

4.4.3最大/最小延迟约束101

4.4.4时序例外路径约束的指导原则102

4.5使用create_generated_clock103

4.6使用set_clock_groups105

4.7调试约束108

4.7.1了解约束的优先级108

4.7.2了解约束文件的属性和编译顺序110

4.7.3借助TCE调试约束112

4.7.4借助Tcl命令调试约束113

4.8案例分析114

第5章时序收敛116

5.1时序收敛的标准116

5.1.1检查约束116

5.1.2检查建立时间裕量117

5.2基线设计117

5.3分析时序违例121

5.3.1分析时序违例的可能原因121

5.3.2确定时序违例的根本原因125

5.3.3分析逻辑级数128

5.3.4分析数据路径延迟128

5.3.5分析时钟歪斜129

5.4解决时序违例129

5.4.1降低逻辑延迟129

5.4.2降低布线延迟131

5.4.3降低时钟歪斜134

5.4.4降低时钟不确定性136

5.5时序收敛技术137

5.5.1面向模块的综合技术137

5.5.2逻辑级数138

5.5.3控制集138

5.5.4高扇出网线141

5.5.5路径优先级142

5.5.6保持时间违例143

5.5.7实现策略144

5.5.8多次迭代145

5.5.9过约束145

5.5.10增量编译146

5.5.11手工布局146

5.5.12复用布局147

第6章SSI器件设计148

6.1 SSI器件设计面临的挑战148

6.2 SSI器件的基本结构150

6.2.1SLR架构150

6.2.2跨die资源152

6.3 SSI器件的设计规划154

6.3.1数据流154

6.3.2设计层次155

6.3.3跨die路径160

6.4SSI器件的设计分析163

6.4.1资源分析163

6.4.2时序分析165

第7章应用技巧168

7.1界面操作168

7.1.1快捷键168

7.1.2Dashboard按钮173

7.1.3各类报告175

7.1.4 Schematic视图176

7.1.5 Device视图179

7.2工程管理181

7.2.1揭秘DCP181

7.2.2复制工程183

7.2.3复制IP185

7.3资源利用率报告分析185

7.3.1Block RAM的利用率185

7.3.2 LUT和LUTRAM的区别186

7.3.3 LUT的个数187

7.3.4 report_utilization命令的功能190

7.4时序报告分析192

7.4.1生成时序报告192

7.4.2阅读时序报告194

7.5Tcl命令应用197

7.5.1 report_high_fanout_nets197

7.5.2 report_design_analysis200

7.5.3 report_qor_suggestions203

7.5.4 report_failfast206

7.6其他技巧207

7.6.1设置多线程207

7.6.2复用Block的位置信息208

7.6.3获取Package Delay209

7.6.4快速生成IBIS模型210

7.6.5使用MAX_FANOUT211

后记213